芯片电源噪声的时间上和空间上的相关性

为了考虑电源/地噪声在时间上的影响，静态时序分析通常假设一个恒定（DC）电压降， 例如，最大的电压变化，适用于所有门。该方法是有效的，但是没有系统的方法确定该电压降值不乐观或过于悲观。当最大电压降适用于所有门时，估计的时间太悲观，这导致时间的收敛性问题以及保险设计。为了解决这个问题，执行时序分析就需要考虑动态电压变化，有必要获得或假设最糟糕的噪声。尽管寻找最糟糕的噪声用于时序是非常困难的，设计者必须保证设计电路在制定的目标频率下工作。因此一种用于预测最糟糕情况下时序的系统级技术是必须的。

伴随着电源噪声的时序分析的一个难点是最大的电压降并不一定导致最坏的延迟。电源电压在一个时钟周期内变化。 单独观察电源噪声一定不能检测由电源噪声引起的时间故障， 因为时间依赖于关键路径的位置。

电压波形的变化相应的改变了电路延迟。下图概括了电压下降的空间差异对电路延迟的影响。实线代表了A区的电源噪声，虚线则代表了B区。假设A区有一个关键路径。A区电压明显下降，因此电路延迟受到影响。另一方面，如果关键路径位于B区，则电路延迟的增加没有A区有关键路径时严重。

电压的时间差也会影响电路延迟，将在下图中进行介绍。时间差包含一个时钟周期内两个时间点的差和两个时钟周期之间的差。实线代表了时钟周期（c）的电源噪声，虚线代表时钟周期（d）的电源噪声。假设关键路径的一个门位于圆内，当门的开关时间在一个时钟周期的开始时，时钟周期（c）的电路延迟显著增加；另一方面，当门的开关时间在时钟周期后半部分时，电路延迟相对较小。相反，在时钟周期 d），在两个时间点的延迟增加的趋势是相反的；即时钟周期后半部分延迟增加更大，这意味着后半部分电压下降比时钟周期（c）需要考虑得更仔细。因此一个时钟周期内的电压波动更能影响门延迟或者没有那么大，这取决于开关时间，这里的开关时间是由电路结构决定的。

 

在一个时钟周期内和内部时钟周期动态噪声改变了缓冲器延迟和组合单元延迟，然而动态时钟跳动和单元延迟变化在时序分析中没有好好考虑。下图说明了在时间验证中的问题。 在时间裕度计算中，路线扩展到上面以包含时钟缓冲器。上面的路径轨迹代表从时钟源到捕捉数据信号触发器的信号传播。触发器终止了较低的路径，跟踪它的信号是在上面路径轨迹的下一个时钟周期内传播。在门延迟计算中电压波动重叠需要考虑在内。因此在两个连续时钟周期的动态行为必须适当建模，空间噪声的区别也必须考虑在内。

电源噪声的时间和空间的相关性    

为了准确地理解噪声对时间的影响，理解并适当的处理电源噪声的相关性是非常重要的接下来将讨论电源噪声是怎样在时间和空间上相互关联的。

这里展示了电源噪声在空间上高度关联的一个例子，实验分析了一个浮点单元（FPU） 电路在1mm×1mm面积内的电源噪声并设置了10×10个变量，将空间划分成10×10个网格。每个变量代表每个网格VDD一边的时钟周期平均电源电压。上图是变量之间相关系数的柱状图。可以发现变量之间高度相关，36.2%的系数在0. 9以上，然而当用所消耗的电流代替电源电压作为变量时，变量之间的相关性低于电源电压，如下图所示。

尽管在相邻节点消耗的电流值并不高度相关，电源网络的阻抗加强了电源电压的空间相关性。换句话说，当前绘制的节点流经电源网络导线段部分时，因此线部分的电源噪声是相关的，因为常见的电流组件，随着连线间距变大，由于内在RC滤波器和常见的电流组件部分的下降导致的电流波形改变，相关性变弱。因此电源噪声有局部空间相关性，将在下图中进行演示，在这种情况下，92.8%的系数超过0.9。  

 

电源噪声空间上被分成了10×10个且暂时划分在一个时钟周期，分为10段，然后变量就被分配完了。时间相关性是由同一地区的变量和不同的时间跨度之间相关系数组合得到的。时间相关性的柱状图如下图所示，揭示了电源噪声值有很强的时间相关性。

如下图所示，一旦电压降出现了，电源电压不能恢复额定电压。这是因为给邻近的开关门提供电荷的寄生电容和去耦电容是必须的，它们的再充电RC时间常数通常跟时钟周期相差无几，电流损耗有一定的时间相关性。